화웨이, AI 칩 성능 격차 해소 위한 '새로운 길' 제시

중국의 거대 기술 기업 화웨이(Huawei)의 반도체 설계 자회사인 하이실리콘(HiSilicon)이 인공지능(AI) 칩 성능 격차를 해소할 새로운 접근 방식을 발표하며 글로벌 AI 칩 경쟁에 도전장을 내밀었다. 하이실리콘의 허팅보(Tingbo He) 사장은 최근 상하이에서 열린 국제 회로 및 시스템 심포지엄(IEEE International Symposium on Circuits and Systems)에서 회사의 엔지니어들이 반도체 최적화를 위한 혁신적인 방법을 개발했다고 밝혔다. 이 새로운 접근 방식은 집적 회로의 물리적 크기를 줄이는 대신, 칩과 회로, 전체 컴퓨팅 시스템 간의 연산 속도를 높이는 데 초점을 맞춘다.

'타우의 법칙'으로 무어의 법칙 대체

허 사장은 이 새로운 접근 방식을 '타우의 법칙(Tau’s Scaling Law)'이라고 명명하며, 이를 하이실리콘의 새로운 개발 원칙으로 삼고 있다고 설명했다. 이는 기존의 '무어의 법칙(Moore’s Law)'이 칩에 집적되는 트랜지스터 수를 2년마다 두 배로 늘리는 방식에 의존해 온 것과는 차별화된다. 허 사장은 “우리는 새로운 길을 찾았다”며, 오는 2026년 겨울 이전까지는 “포화나 지속이 아닌, 거대한 도약”을 보여줄 것이라고 자신감을 내비쳤다. 이는 미국 정부의 제재로 인해 첨단 반도체 생산에 어려움을 겪고 있는 화웨이가 기술적 난제를 극복하고 서구와의 성능 격차를 좁히겠다는 의지를 보여준다.

혁신으로 제재 돌파구 마련 시도

현재 최첨단 칩 생산은 고가의 리소그래피 장비와 정교한 공급망, 그리고 고도의 기술력을 요구한다. 특히 미국 정부의 수출 통제는 화웨이가 세계 최고의 파운드리 기업인 TSMC(Taiwan Semiconductor Manufacturing Company)와 협력하는 것을 금지하고 있으며, 중국 내 SMIC(Semiconductor Manufacturing International Corporation)를 이용해야 하는 상황이다. 이는 중국이 자체적인 실리콘으로 첨단 AI를 개발하는 능력을 제한하고 있으며, 선두 기술보다 5년 이상 뒤처져 있다는 평가도 있다. 그러나 허 사장은 “6년 전부터 기하급수적 축소가 우리에게 정체되었다”고 말하며, 반도체 발전은 단순히 물리적 크기 축소 이상의 진화가 필요함을 강조했다. 화웨이는 LogicFolding 기술을 통해 회로 내 주요 논리 연산 시간을 단축하고, 나노미터 수준의 전자 현상 고려, 칩 간의 효율적인 협업 설계, 그리고 AI 모델 학습에 필수적인 칩 간 통신 속도 향상 등 다각적인 방법을 모색하고 있다. 화웨이는 이 새로운 접근 방식을 통해 2031년까지 1.4나노미터 공정 수준의 성능을 갖춘 칩을 생산할 계획이며, 이는 TSMC가 2028년 도입할 것으로 예상되는 공정을 뛰어넘는 야심찬 목표다.

업계의 기대와 회의론 공존

허 사장의 발표는 화웨이가 미국의 제재라는 난관을 극복하고 기술 혁신을 통해 돌파구를 마련할 수 있을지에 대한 기대를 높이고 있다. 하지만 일각에서는 화웨이의 전략이 칩 성능 향상의 한계에 직면했음을 시사하며, 3D 칩 스태킹과 같은 기술에 의존하는 것이 아니냐는 회의적인 시각도 존재한다. 독립적인 반도체 및 AI 정책 분석가인 레나트 하임(Lennart Heim)은 화웨이가 칩 크기 축소와 집적도 향상만으로는 성능을 더 이상 끌어올리기 어렵다고 지적하며, 하이브리드 본딩과 3D 칩 스태킹과 같은 기술에 대한 의존도가 높아지고 있다고 분석했다. 그럼에도 불구하고 허 사장은 “이러한 혁신은 대량 생산에 들어갈 것”이라며, 2027년부터는 가시적인 성과를 보여줄 것이라고 확신하고 있다. 이는 화웨이가 단순히 현재의 제재를 넘어서는 것을 넘어, 향후 글로벌 AI 칩 시장의 판도를 바꿀 잠재력을 보여주고 있다는 평가다.